55 cpr_ctlapbclken_grctl__qdec_pclk_en__setf(ENABLE);
57 cpr_rstctl_ctlapb_sw__qdec_rstn__setf(~ENABLE);
58 cpr_rstctl_ctlapb_sw__qdec_rstn__setf(~DISABLE);
59 DEBUG(
"0_QDEC_CLK_CTL: %08x\n", cpr_qdec_clk_ctl_get());
60 cpr_qdec_clk_ctl__qdec_clk_div__setf(0x07);
61 cpr_qdec_clk_ctl__qdec_clk_en__setf(ENABLE);
62 DEBUG(
"1_QDEC_CLK_CTL: %08x\n", cpr_qdec_clk_ctl_get());
64 qdec_ctl__auto_clr_en__setf(ENABLE);
66 qdec_ctl__auto_clr_en__setf(DISABLE);
70 qdec_ctl__single_sample_rst_en__setf(ENABLE);
72 qdec_ctl__single_sample_rst_en__setf(DISABLE);
76 qdec_ctl__db_filter_en__setf(ENABLE);
78 qdec_ctl__db_filter_en__setf(DISABLE);
85 qdec_int_msk_pack(ENABLE, ENABLE, ENABLE, DISABLE);
98 qdec_ctl__qdec_en__setf(ENABLE);
111 qdec_ctl__qdec_en__setf(DISABLE);
124 qdec_ctl__qdec_start__setf(ENABLE);
137 qdec_ctl__qdec_start__setf(DISABLE);
150 uint8_t qdec_int_mask = qdec_int_msk_get( );
151 uint8_t qdec_int = qdec_int_get( );
152 uint8_t qdec_int_sta = (qdec_int & qdec_int_mask);
153 qdec_int_set(qdec_int);
155 if(SINGLE_SAMPLE_MSK_BIT == (qdec_int_sta & SINGLE_SAMPLE_MSK_BIT)) {
156 DEBUG(
"__SINGLE_SAMPLE_INT__\n");
159 if(SAMPLE_END_MSK_BIT == (qdec_int_sta & SAMPLE_END_MSK_BIT)) {
160 DEBUG(
"__SAMPLE_END_INT__\n");
161 DEBUG(
"Sample: %04x\n", (uint16_t)qdec_acc_get( ));
162 DEBUG(
"DB: %02x\n", (uint8_t)qdec_db_get( ));
165 if(ACC_OF_MSK_BIT == (qdec_int_sta & ACC_OF_MSK_BIT)) {
166 DEBUG(
"__ACC_INT__\n");
169 if(DB_OF_MSK_BIT == (qdec_int_sta & DB_OF_MSK_BIT)) {
170 DEBUG(
"__DB_INT__\n");
uint8_t single_sample_rst_en
eSampleDivide acc_sample_div
void xc_gpio_mux_ctl(uint8_t num, GPIO_MUX_TypeDef mux)
xc_gpio_init
void xc_qdec_disable(void)
void xc_qdec_init(Qdec_InitCfg_t *init_cfg)
void xc_qdec_enable(void)
The header of xc_drv_qdec.c